2026/1/13 1:25:54
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1. 首…如果要在芯片上垂直堆叠 DRAM3D DRAM / 3D-IC传统的 SerDes 或 DDR 物理层都太“重”了。在这种极度紧密几微米间距的垂直互连中最佳选择只有两条路UCIe-3D或私有超宽并行总线。1. 首选方案UCIe-3D (标准路线)如果你希望你的 3D 堆叠方案具有通用性比如你的 GPU 可以叠长鑫的 DRAM也可以叠其他厂的那么UCIe-3D是目前唯一的标准答案。物理层特点极高密度专门针对Hybrid Bonding (混合键合)优化凸点间距 (Bump Pitch) 可以做到 10μm。这意味着每平方毫米可以有 10,000 个连接点。极简电路因为距离只有几微米几乎不需要驱动能力。发送端甚至就是一个简单的反相器 (Inverter)接收端也是。极低功耗功耗可以低至0.1 pJ/bit以下几乎可以忽略不计。时钟采用同步时钟直接把时钟信号垂直打上去不需要 CDR不需要训练甚至不需要复杂的对齐。优势生态好未来 DRAM 厂商可能会直接卖“支持 UCIe-3D 的 DRAM 晶圆”。2. 激进方案私有超宽并行总线 (Proprietary Ultra-Wide Bus)如果你是像苹果、华为、特斯拉这样自己全包圆自己设计 GPU自己找代工自己定制 DRAM的厂商你完全可以抛弃标准做一个极致的私有接口。设计思路把 DRAM 的内部总线直接暴露给逻辑芯片。普通 DRAM 内部其实有几千位宽的数据通路比如 4096 bit但为了通过有限的引脚传出来不得不做并转串Serializer。在 3D 堆叠中你可以直接把这 4096 根线垂直打穿连接到下方的 GPU 上。物理层纯导线。除了简单的 ESD 保护和电平转换外几乎没有任何物理层电路。逻辑芯片直接读写 DRAM 的 Capacitor Array电容阵列。案例Graphcore IPU的 WoW 方案就是类似的思路。AMD 3D V-Cache虽然它是 SRAM 堆叠但原理一样。它没有用复杂的 PHY而是直接把 L3 Cache 的数据线垂直连下来。3. 为什么不用 DDR 或 HBM 的 PHY因为太浪费了。面积浪费DDR/HBM 的 PHY 包含了大量的 IO Pad、ESD 保护、驱动器、端接电阻。这些东西在 3D 堆叠中都是累赘占用的硅片面积可能比数据线本身还大。延迟浪费经过 PHY 就意味着要有序列化、编码、解码。对于 3D 堆叠这种“零距离”接触最好的 PHY 就是没有 PHY直连。总结建议如果为了 Workaround (短期救急)可能会采用UCIe-3D或者类 UCIe 的简化版协议。因为这样可以复用现有的 Chiplet IP研发周期短。如果为了追求极致性能 (长期布局)会走向“无 PHY 直连”。即逻辑芯片的控制器直接驱动上层 DRAM 的存储单元把两颗芯片当成一颗芯片来设计。这需要极强的协同设计 (Co-Design) 能力。