企业官网建设流程全解析

医院行业网站,python网页开发,浏览器打不开wordpress,银川网站建设哪家价格低目录 1、前言创作背景工程概述免责声明 2、相关方案推荐我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目本博已有的 SDI 编解码方案FPGA实现CameraLink视频编解码方案 3、详细设计方案设计原理框图SDI 输入设备Gv8601a 均衡器GTP 高速收发器--SDI视频物理层转…目录1、前言创作背景工程概述免责声明2、相关方案推荐我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目本博已有的 SDI 编解码方案FPGA实现CameraLink视频编解码方案3、详细设计方案设计原理框图SDI 输入设备Gv8601a 均衡器GTP 高速收发器--SDI视频物理层转换SMPTE SD/HD/3G SDI IP核BT1120转RGB纯Verilog图像缩放模块详解纯Verilog图像缩放模块使用重点阅读图像缓存视频读取控制CameraLink视频编码发送模块CameraLink视频回环方案CameraLink视频解码接收模块HDMI视频输出工程源码架构4、vivado工程源码1详解--Artix7-35TSDI转CameraLink方案5、vivado工程源码2详解--Artix7-100TSDI转CameraLink方案6、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项7、上板调试验证准备工作输出视频演示8、福利工程代码的获取Artix7系列FPGA实现SDI视频解码转CameraLink基于GTP高速收发器OSERDES2原语架构提供2套工程源码和技术支持FPGA实现SDI视频解码转CameraLink1、前言创作背景FPGA实现SDI视频编解码现状目前FPGA实现SDI视频编解码有两种方案一是使用专用编解码芯片比如典型的接收器GS2971发送器GS2972优点是简单比如GS2971接收器直接将SDI解码为并行的YCrCb422GS2972发送器直接将并行的YCrCb422编码为SDI视频缺点是成本较高可以百度一下GS2971和GS2972的价格二是使用FPGA逻辑资源部实现SDI编解码利用Xilinx系列FPGA的GTP/GTX/GTH/GTY等高速收发器资源实现解串利用Xilinx系列FPGA的SMPTE SDI资源实现SDI编解码优点是合理利用了FPGA资源高速收发器资源不用白不用缺点是设计难度大对FPGA开发者的技术水平要求较高。有意思的是这两种方案在本博这里都有对应的解决方案包括硬件的FPGA开发板、工程源码等等。本设计使用Xilinx Artix7系列FPGA的GTP高速收发器SMPTE SD/HD/3G SDI IP核架构实现SDI视频编解码具有低成本优势。FPGA实现CameraLink视频编解码现状FPGA实现CameraLink视频编解码目前有两种方案一是使用专用编芯片解码比如典型的DS90CR287优点是简单快捷缺点是需要额外的芯片导致PCB布线难度加大系统成本上升二是使用FPGA逻辑资源实现编解码其中7系列FPGA使用ISERDES2原语实现解串UltraScale系列FPGA使用ISERDES3原语实现解串优点是充分利用了FPGA资源系统设计简单成本更低缺点是实现难度大对FPGA工程师水平要求较高本设计使用7系列FPGA的ISERDES2原语实现CameraLink视频编解码工程概述本设计使用Xilinx Artix7系列FPGA的GTP高速收发器SMPTE SD/HD/3G SDI IP核架构实现SDI转CameraLink输入源为一个3G-SDI相机或者HDMI转3G-SDI盒子也可以使用HD-SDI或者SD-SDI相机因为本设计是三种SDI视频自适应的同轴的SDI视频通过同轴线连接到FPGA开发板的BNC座子然后同轴视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ的功能然后差分SDI视频信号进入FPGA内部的GTP高速收发器实现SDI视频物理层数据串并转换并输出并行数据解串后的并行视频再送入Xilinx系列FPGA特有的SMPTE SD/HD/3G SDI IP核实现实现SDI视频协议层解码并输出BT1120格式视频数据至此SDI视频解码操作已经完成可以进行常规的图像处理操作了本设计的目的是以CameraLink方案输出解码缩放后的SDI视频解码后的SDI视频送入纯verilog实现的BT1120转RGB模块实现视频格式转换然后使用纯verilog实现的、支持任意比例缩放的图像缩放模块实现对输入视频的图像缩放操作然后使用纯verilog代码实现的FDMA图像缓存架构实现图像3帧缓存缓存介质为板载的DDR3图像从DDR3读出后送入CameraLink视频编码发送模块实现RGB视频的CameraLink视频编码和并串转换以及单端转差分处理然后输出4路差分数据对1路随路差分时钟对差分信号可通过FPGA开发板板载CameraLink Base接口输出如果你的FPGA开发板没有Base接口输出也只通过板载IO引脚输出测试如果你的FPGA开发板板载了CameraLink Base接口则可通过CameraLink 线缆做收发回环如果你的FPGA开发板没有CameraLink Base接口则可在CameraLink视频编码发送端将差分信号约束至板载IO引脚输出然后用杜邦线或者跳线帽连接实现收发回环接收的4路差分数据对1路随路差分时钟对信号直接送入CameraLink视频解码接收模块实现差分转单端和CameraLink视频解码处理然后输出RGB888的Native视频流为了验证CameraLink视频发送接收回环的正确性将解码的RGB888的Native视频流送入RGB转HDMI视频模块实现RGB转HDMI最后将HDMI视频送显示器显示即可针对市场主流需求本博客提供2套工程源码具体如下现对上述2套工程源码做如下解释方便读者理解工程源码1开发板FPGA型号为Xilinx–Xilinx-Artix7-35T–xc7a35tfgg484-2输入源为一个3G-SDI相机或者HDMI转3G-SDI盒子输入分辨率为1920x108060Hz也可以使用HD-SDI或者SD-SDI相机因为本设计是三种SDI视频自适应的同轴的SDI视频通过同轴线连接到FPGA开发板的BNC座子然后同轴视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ的功能然后差分SDI视频信号进入FPGA内部的GTP高速收发器实现SDI视频物理层数据串并转换并输出并行数据解串后的并行视频再送入Xilinx系列FPGA特有的SMPTE SD/HD/3G SDI IP核实现实现SDI视频协议层解码并输出BT1120格式视频数据然后图像送入纯verilog代码实现的BT1120转RGB模块实现视频格式转换然后RGB视频送入纯verilog代码实现的、支持任意比例缩放的图像缩放模块实现图像缩放操作本设计将输入原视频从1920x1080缩放为1280x720你也可以缩放为其他分辨率缩放后的视频送入纯verilog代码实现的FDMA图像缓存架构实现图像3帧缓存缓存介质为板载DDR3然后在Native视频时序控制下用FDMA图像缓存架构将缓存视频从DDR3中读出并送入CameraLink视频编码发送模块实现RGB视频的CameraLink视频编码和并串转换以及单端转差分处理然后输出4路差分数据对1路随路差分时钟对差分信号可通过FPGA开发板板载CameraLink Base接口输出如果你的FPGA开发板没有Base接口输出也只通过板载IO引脚输出测试如果你的FPGA开发板板载了CameraLink Base接口则可通过CameraLink 线缆做收发回环如果你的FPGA开发板没有CameraLink Base接口则可在CameraLink视频编码发送端将差分信号约束至板载IO引脚输出然后用杜邦线或者跳线帽连接实现收发回环接收的4路差分数据对1路随路差分时钟对信号直接送入CameraLink视频解码接收模块实现差分转单端和CameraLink视频解码处理然后输出RGB888的Native视频流为了验证CameraLink视频发送接收回环的正确性将解码的RGB888的Native视频流送入RGB转HDMI视频模块实现RGB转HDMI输出分辨率为1280x72060Hz最后将HDMI视频送显示器显示即可该工程需要做图像3帧缓存处理适用于Xilinx的Artix7低端系列FPGA实现SDI缩放转CameraLink的低成本应用场景工程源码2开发板FPGA型号为Xilinx–Xilinx-Artix7-100T–xc7a100tfgg484-2输入源为一个3G-SDI相机或者HDMI转3G-SDI盒子输入分辨率为1920x108060Hz也可以使用HD-SDI或者SD-SDI相机因为本设计是三种SDI视频自适应的同轴的SDI视频通过同轴线连接到FPGA开发板的BNC座子然后同轴视频经过板载的Gv8601a芯片实现单端转差分和均衡EQ的功能然后差分SDI视频信号进入FPGA内部的GTP高速收发器实现SDI视频物理层数据串并转换并输出并行数据解串后的并行视频再送入Xilinx系列FPGA特有的SMPTE SD/HD/3G SDI IP核实现实现SDI视频协议层解码并输出BT1120格式视频数据然后图像送入纯verilog代码实现的BT1120转RGB模块实现视频格式转换然后RGB视频送入纯verilog代码实现的、支持任意比例缩放的图像缩放模块实现图像缩放操作本设计将输入原视频从1920x1080缩放为1280x720你也可以缩放为其他分辨率缩放后的视频送入纯verilog代码实现的FDMA图像缓存架构实现图像3帧缓存缓存介质为板载DDR3然后在Native视频时序控制下用FDMA图像缓存架构将缓存视频从DDR3中读出并送入CameraLink视频编码发送模块实现RGB视频的CameraLink视频编码和并串转换以及单端转差分处理然后输出4路差分数据对1路随路差分时钟对差分信号可通过FPGA开发板板载CameraLink Base接口输出如果你的FPGA开发板没有Base接口输出也只通过板载IO引脚输出测试如果你的FPGA开发板板载了CameraLink Base接口则可通过CameraLink 线缆做收发回环如果你的FPGA开发板没有CameraLink Base接口则可在CameraLink视频编码发送端将差分信号约束至板载IO引脚输出然后用杜邦线或者跳线帽连接实现收发回环接收的4路差分数据对1路随路差分时钟对信号直接送入CameraLink视频解码接收模块实现差分转单端和CameraLink视频解码处理然后输出RGB888的Native视频流为了验证CameraLink视频发送接收回环的正确性将解码的RGB888的Native视频流送入RGB转HDMI视频模块实现RGB转HDMI输出分辨率为1280x72060Hz最后将HDMI视频送显示器显示即可该工程需要做图像3帧缓存处理适用于Xilinx的Artix7低端系列FPGA实现SDI缩放转CameraLink的低成本应用场景本博客详细描述了Artix7系列FPGA实现SDI视频解码转CameraLink的设计方案工程代码可综合编译上板调试可直接项目移植适用于在校学生、研究生项目开发也适用于在职工程师做学习提升可应用于医疗、军工等行业的高速接口或图像处理领域提供完整的、跑通的工程源码和技术支持工程源码和技术支持的获取方式放在了文章末尾请耐心看到最后免责声明本工程及其源码即有自己写的一部分也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)若大佬们觉得有所冒犯请私信批评教育基于此本工程及其源码仅限于读者或粉丝个人学习和研究禁止用于商业用途若由于读者或粉丝自身原因用于商业用途所导致的法律问题与本博客及博主无关请谨慎使用。。。2、相关方案推荐我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目其实一直有朋友反馈说我的博客文章太多了乱花渐欲迷人自己看得一头雾水不方便快速定位找到自己想要的项目所以本博文置顶列出我目前已有的所有项目并给出总目录每个项目的文章链接当然本博文实时更新。。。以下是博客地址点击直接前往本博已有的 SDI 编解码方案我的博客主页开设有SDI视频专栏里面全是FPGA编解码SDI的工程源码及博客介绍既有基于GS2971/GS2972的SDI编解码也有基于GTP/GTX资源的SDI编解码既有HD-SDI、3G-SDI也有6G-SDI、12G-SDI等专栏地址链接如下点击直接前往FPGA实现CameraLink视频编解码方案我的CameraLink视频专栏有很多FPGA的CaeraLink视频编解码方案既有CaeraLink接收也有CaeraLink发送既有CaeraLink普通输出显示也有CaeraLink视频拼接输出等等专栏链接如下欢迎前往查看点击直接前往3、详细设计方案设计原理框图设计原理框图如下SDI 输入设备SDI 输入设备可以是SDI相机代码兼容HD/SD/3G-SDI三种模式SDI相机相对比较贵预算有限的朋友可以考虑用HDMI转SDI盒子模拟SDI相机这种盒子某宝一百块左右当使用HDMI转SDI盒子时输入源可以用笔记本电脑即用笔记本电脑通过HDMI线连接到HDMI转SDI盒子的HDMI输入接口再用SDI线连接HDMI转SDI盒子的SDI输出接口到FPGA开发板如下Gv8601a 均衡器Gv8601a芯片实现单端转差分和均衡EQ的功能这里选用Gv8601a是因为借鉴了了Xilinx官方的方案当然也可以用其他型号器件。Gv8601a均衡器原理图如下GTP 高速收发器–SDI视频物理层转换本设计使用Xilinx特有的GTP高速收发器实现SDI视频物理层数据串并转换和并串转换对于SDI视频接收而言GTP高速收发器起到解串的作用即将输入的高速串行的差分信号解为并行的数字信号对于SDI视频发送而言GTP高速收发器起到串化的作用即将输入的并行的数字信号串化为高速串行的差分信号GTP高速收发器的使用一般需要例化GTP IP核通过vivado的UI界面进行配置但本设计需要对SD-SDI、HD-SDI、3G-SDI视频进行自动识别和自适应处理所以需要使得GTP具有动态改变线速率的功能该功能可通过DRP接口配置也可通过GTP的rate接口配置所以不能使用vivado的UI界面进行配置而是直接例化GTP的GTPE2_CHANNEL和GTPE2_COMMON源语直接使用GTP资源此外为了动态配置GTP线速率还需要GTP控制模块该模块参考了Xilinx的官方设计方案具有动态监测SDI模式动态配置DRP等功能该方案参考了Xilinx官方的设计GTP 解串与串化模块代码架构如下SMPTE SD/HD/3G SDI IP核SMPTE SD/HD/3G SDI IP核是Xilinx系列FPGA特有的用于SDI视频编解码的IP该IP配置使用非常简单vivado的UI界面如下SMPTE SD/HD/3G SDI IP核必须与GTP配合才能使用对于SDI视频接收而言该IP接收来自于GTP的数据然后将SDI视频解码为BT1120视频输出对于SDI视频发送而言该IP接收来自于用户侧的的BT1120视频数据然后将BT1120视频编码为SDI视频输出该方案参考了Xilinx官方的设计SMPTE SD/HD/3G SDI IP核代码架构如下BT1120转RGBBT1120转RGB模块的作用是将SMPTE SD/HD/3G SDI IP核解码输出的BT1120视频转换为RGB888视频它由BT1120转CEA861模块、YUV422转YUV444模块、YUV444转RGB888三个模块组成该方案参考了Xilinx官方的设计BT1120转RGB模块代码架构如下纯Verilog图像缩放模块详解本设计的图像缩放模块使用纯Verilog方案功能框图如下图像缩放模块由跨时钟FIFO、插值RAM阵列构成跨时钟FIFO的目的是解决跨时钟域的问题比如从低分辨率视频放大到高分辨率视频时像素时钟必然需要变大这是就需要异步FIFO了插值算法和RAM阵列具体负责图像缩放算法层面的实现。插值算法和RAM阵列以ram和fifo为核心进行数据缓存和插值实现设计架构如下依据上图图像缩放模块内部核心是例化了4个双口RAM作用是缓存4行图像以得到4个临近的像素以此为基础做线性插值如果是做图像放大操作就以这4个临近的像素为基准以线性插值为算法在原图像中插入更多的像素点来扩大分辨率如果是做图像缩小操作就以这4个临近的像素为基准以线性插值为算法在原图像中删除更多的像素点来缩小分辨率此外前面描述的工作是实时的、整幅图像全部扫描式的进行所以需要对RAM的读写操作进行精准控制图像缩放模块代码架构如下模块的例化请参考工程源码的顶层代码图像缩放模块FIFO的选择可以调用工程对应的vivado工具自带的FIFO IP核也可以使用纯verilog实现的FIFO可通过接口参数选择图像缩放模块顶层接口如下FIFO_TYPE选择原则如下1总体原则选择xilinx好处大于选择verilog2当你的FPGA逻辑资源不足时请选xilinx3当你图像缩放的视频分辨率较大时请选xilinx4当你的FPGA没有FIFO IP或者FIFO IP快用完了请选verilog5当你向自学一下异步FIFO时请选verilog6不同FPGA型号对应的工程FIFO_TYPE参数不一样但选择原则一样具体参考代码2种插值算法的整合与选择本设计将常用的双线性插值和邻域插值算法融合为一个代码中通过输入参数选择某一种算法具体选择参数如下input wire i_scaler_type//0--bilinear;1--neighbor通过输入i_scaler_type 的值即可选择输入0选择双线性插值算法输入1选择邻域插值算法代码里的配置如下纯Verilog图像缩放模块使用重点阅读图像缩放模块使用非常简单顶层代码里设置了四个参数举例如下上图是将输入视频分辨率从1280x720缩放为1920x1080如果你想将输入视频分辨率从1280x720缩放为640x480则只需修改为如下再比如你想将输入视频分辨率从1280x720缩放为960x540则只需修改为如下当然需要修改的不仅仅这一个地方FDMA的配置也需要相应修改详情请参考代码但我想要证明的是图像缩放模块使用非常简单你都不需要知道它内部具体怎么实现的上手就能用在本博主这里想要实现图像缩放操作就是这么无脑简单就该两个参数就能搞定貌似高大上的双线性插值图像缩放这种设计、这种操作、这种工程源码你还喜欢吗图像缓存图像缓存方案采用纯verilog实现的FDMA图像缓存架构缓存介质为DDR3FDMA图像缓存架构实现的功能是将输入视频缓存到板载DDR3中再读出送后续模块目的是实现视频同步输出实现输入视频到输出视频的跨时钟域问题更好的呈现显示效果由于调用了Xilinx官方的MIG作为DDR控制器所以FDMA图像缓存架构就是实现用户数据到MIG的桥接作用架构如下FDMA图像缓存架构由FDMA控制器FDMA组成FDMA实际上就是一个AXI4-FULL总线主设备与MIG对接MIG配置为AXI4-FULL接口FDMA控制器实际上就是一个视频读写逻辑以写视频为例假设一帧图像的大小为M×N其中M代表图像宽度N代表图像高度FDMA控制器每次写入一行视频数据即每次向DDR4中写入M个像素写N次即可完成1帧图像的缓存读视频与之一样同时调用两个FIFO实现输入输出视频的跨时钟域处理使得用户可以AXI4内部代码以简单地像使用FIFO那样操作AXI总线从而达到读写DDR的目的进而实现视频缓存本设计图像缓存方式为3帧缓存图像缓存使用Xilinx vivado的Block Design设计如下图关于FDMA更详细的介绍请参考我之前的博客博文链接如下点击直接前往视频读取控制FDMA图像缓存架构使用VGA时序模块完成视频读取控制VGA时序模块负责产生VGA时序他有两个作用一是控制FDMA控制器从DDR3中读出缓存的视频二是将同步后的VGA视频送入下一级模块在HDMI输出方式下VGA时序模块的像素时钟由用户提供在SDI输出方式下VGA时序模块的像素时钟由SMPTE SD/HD/3G SDI IP核的发送用户时钟提供在不同的SDI模式下像素时钟不同比如在3G-SDI模式下像素时钟为148.5M在HD-SDI的720P60Hz模式下像素时钟为74.25MHDMI输出方式下的VGA时序模块代码架构如下CameraLink视频编码发送模块LVDS视频编码发送模块实现RGB视频的CameraLink视频编码和并串转换以及单端转差分处理然后输出4路差分数据对1路随路差分时钟对本设计参考了Xilinx官方DEMO基于OSERDES2原语实现模块设计框图如下LVDS视频编码发送模块输出4路差分数据对1路随路差分时钟对利用Xilinx官方OSERDES原语实现串并转换模块总体代码架构如下OSERDES2原语用于并串转换将输入并行数据转换为串行数据此外随路时钟也需要通过MMCM输出同步处理整个LVDS视频编码发送模块严格按照设计框图实现解码模块顶层接口如下这N、D两个参数可自由配置以适应CameraLink相机的不同模式具体配置如下本设计配置为Base模式CameraLink视频回环方案本设计提供2种CameraLink视频回环方案如果你的FPGA开发板有2路CameraLink Base接口可用SDR接口的CameraLink线缆直接连接做回环如下如果你的FPGA开发板没有2路CameraLink Base接口也只通过板载IO引脚输出测试通过杜邦线或者跳线帽实现回环如下CameraLink视频解码接收模块接收的4路差分数据对1路随路差分时钟对信号直接送入CameraLink视频解码接收模块实现差分转单端和CameraLink视频解码处理然后输出RGB888的Native视频流本设计参考了Xilinx官方设计基于ISERDES2原语实现的CameraLink解码模块对输入的CameraLink视频进行解码LVDS视频解码模块设计框图如下CameraLink视频解码接收模块输入为1对随路差分时钟对4对LVDS差分数据对利用Xilinx官方IDELAY和ISERDES原语实现串并转换模块总体代码架构如下IDELAY原语用于接收延时保证接收端视频的稳定性ISERDES2原语用于串并转换将输入串行差分数据转换为并行数据此外LVDS解串视频还需要做对齐处理随路时钟也需要通过MMCM输出同步处理整个CameraLink视频解码接收模块严格按照设计框图实现解码模块顶层接口如下上述N、X两个参数可自由配置以适应CameraLink相机的不同模式具体配置如下本设计配置为Base模式HDMI视频输出为了验证CameraLink视频发送接收回环的正确性将解码的RGB888的Native视频流送入RGB转HDMI视频模块实现RGB转HDMI最后将HDMI视频送显示器显示即可RGB转HDMI模块代码例化如下工程源码架构本博客提供2套工程源码以工程源码1为例vivado Block Design设计如下其他工程与之类似Block Design设计为图像缓存架构的部分本博客提供2套工程源码以工程源码1为例使工程源码架构如下其他工程与之类似4、vivado工程源码1详解–Artix7-35TSDI转CameraLink方案开发板FPGA型号Xilinx-Artix7-35T–xc7a35tfgg484-2开发环境Vivado2019.1输入3G-SDI相机或HDMI转SDI盒子分辨率1920x108060Hz输出HDMI RTL编码分辨率1280x72060HzSDI视频解串方案Xilinx–GTP高速收发器SDI视频解码方案Xilinx–SMPTE SD/HD/3G SDI IP核图像缩放方案自研纯Verilog图像缩放图像缩放实例1920x1080缩放到1280x720缓存方案纯verilog实现的FDMA方案3帧缓存介质DDR3CameraLink视频编码发送方案RTL纯逻辑方案基于Xilinx OSERDES2原语CameraLink视频编码发送输出4对差分数据1对随路时钟CameraLink视频回环方案IO测试口杜邦线回环CameraLink视频解码接收方案RTL纯逻辑方案基于Xilinx ISERDES2原语工程作用让读者掌握Xilinx–Artix7低端系列FPGA实现SDI缩放转CameraLink的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下5、vivado工程源码2详解–Artix7-100TSDI转CameraLink方案开发板FPGA型号Xilinx-Artix7-100T–xc7a100tfgg484-2开发环境Vivado2019.1输入3G-SDI相机或HDMI转SDI盒子分辨率1920x108060Hz输出HDMI RTL编码分辨率1280x72060HzSDI视频解串方案Xilinx–GTP高速收发器SDI视频解码方案Xilinx–SMPTE SD/HD/3G SDI IP核图像缩放方案自研纯Verilog图像缩放图像缩放实例1920x1080缩放到1280x720缓存方案纯verilog实现的FDMA方案3帧缓存介质DDR3CameraLink视频编码发送方案RTL纯逻辑方案基于Xilinx OSERDES2原语CameraLink视频编码发送输出4对差分数据1对随路时钟CameraLink视频回环方案IO测试口杜邦线回环CameraLink视频解码接收方案RTL纯逻辑方案基于Xilinx ISERDES2原语工程作用让读者掌握Xilinx–Artix7低端系列FPGA实现SDI缩放转CameraLink的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下6、工程移植说明vivado版本不一致处理1如果你的vivado版本与本工程vivado版本一致则直接打开工程2如果你的vivado版本低于本工程vivado版本则需要打开工程后点击文件–另存为但此方法并不保险最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本3如果你的vivado版本高于本工程vivado版本解决如下打开工程后会发现IP都被锁住了如下此时需要升级IP操作如下FPGA型号不一致处理如果你的FPGA型号与我的不一致则需要更改FPGA型号操作如下更改FPGA型号后还需要升级IP升级IP的方法前面已经讲述了其他注意事项1由于每个板子的DDR不一定完全一样所以MIG IP需要根据你自己的原理图进行配置甚至可以直接删掉我这里原工程的MIG并重新添加IP重新配置2根据你自己的原理图修改引脚约束在xdc文件中修改即可3纯FPGA移植到Zynq需要在工程中添加zynq软核7、上板调试验证准备工作需要准备的器材如下FPGA开发板SDI摄像头或HDMI转SDI盒子SDI转HDMI盒子CameraLink转接板可以找本博主提供没有的可用IO测试口回环HDMI显示器我的开发板了连接如下本设计提供2种CameraLink视频回环方案如果你的FPGA开发板有2路CameraLink Base接口可用SDR接口的CameraLink线缆直接连接做回环如下如果你的FPGA开发板没有2路CameraLink Base接口也只通过板载IO引脚输出测试通过杜邦线或者跳线帽实现回环如下输出视频演示输出视频演示如下FPGA实现SDI视频解码转CameraLink8、福利工程代码的获取福利工程代码的获取代码太大无法邮箱发送以某度网盘链接方式发送资料获取方式私或者文章末尾的V名片。网盘资料如下此外有很多朋友给本博主提了很多意见和建议希望能丰富服务内容和选项因为不同朋友的需求不一样所以本博主还提供以下服务