企业官网建设流程全解析

网站建设最好的公司,建设银行网站怎么下载,山东建设局网站 王局,手机网页版微信登录入口技巧一#xff1a; 高效利用高速采样时钟采样低频数据在项目中#xff0c;利用JTAG采样低频数据时#xff0c;受限于片上BRAM资源#xff0c;采样的数据深度不能太深#xff1b;另外#xff0c;通常会受限于JTAG仿真器时钟也不能设置太低频率#xff08;如图1所示#…技巧一 高效利用高速采样时钟采样低频数据在项目中利用JTAG采样低频数据时受限于片上BRAM资源采样的数据深度不能太深另外通常会受限于JTAG仿真器时钟也不能设置太低频率如图1所示所以对于低频数据进行调试或者排查偶发故障需要多次抓取故障附近数据时简单采用如图2所示触发方式只能在①处触发条件时采样一个重复很多次的H数据不能采集到完整的串口指令不方便调试问题。图1JTAG clock频率设置图2默认简单触发条件设置因此在利用高频时钟采样低频数据时可以在图3所示在①处Nuber of windows采样窗口设置40个即将2048个采样深度分为40段每段满足④处触发条件时都会采样数据这样就可以删除大量重复数据得到我们想要观察的完整串口通信指令。图3采用多段触发采样技巧二选择合适的ILA核端口例化参数方式在利用ILA核调试Verilog代码时有时需要观察的信号非常多调试过程中还要不断修改要观察的信号如果采用如图4所示方式需要不断修改ILA核信号位宽以满足要观察的信号不便于调试。图4ILA核调用方式1这时可以利用如图5所示方式ILA核port设置为1个观察信号位宽设置为较宽值方便添加或修改要观察的信号而无需每次修改ILA核设置。图5ILA核调用方式2注意在使用图5所示ILA核方式调试时如果触发逻辑设置为如图6所示,时软件将产生错误如图7所示这种情况下可以使用图4所示调用方式。图6ILA核调用方式2触发逻辑选择图7ILA核调用方式2触发错误情况技巧三Vivado中未分配管脚IO不检查约束设置在顶层文件FPGA外部接口有时会添加一些调试IO口这些IO口如果不分配管脚约束Vivado软件编译检查IO约束时就会报错此时可以在.xdc文件中添加以下语法跳过未分配IO语法检查。set_property SEVERITY {Warning} [get_drc_checks NSTD-1]set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]set_property SEVERITY {Warning} [get_drc_checks UCIO-1]技巧四压缩比特流文件提高Flash下载速度FPGA编译后的程序往往较大通过压缩可以减少比特流文件大小提到下载速度快加载速度更快。在约束文件中可以增加以下约束set_property BITSTREAM.GENERAL.COMPRESS true [current_design]set_property BITSTREAM.CONFIG.CONFIGRATE 50 [current_design]set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design]set_property BITSTREAM.CONFIG.SPI_FALL_EDGE Yes [current_design]需要注意的是设置Flash配置速度、位宽、时钟加载沿仅对FPGA有用ZYNQ SOC不支持。欢迎关注FPGA技术实战公众号喜欢就多多转发吧!